数字IC面经汇总(32篇)

CSDN 2024-08-03 09:31:13 阅读 89

前言

        为准备校招(自用),博主整理了往年数字IC前端(设计&&验证) && FPGA的面经,信息来自但不限于数字IC打工人、FPGA探索者、摸鱼范式、CSDN、牛客网、博客园等公众号和网站,以及博主个人的面试经验。

         内容来源较多,并未一一申请授权,末尾附面经来源,侵权即删,仅做学习交流~

内容更新中...(6.28)

配合笔试题和手撕代码食用更佳

        ​​​​​​数字IC笔试题---千题解,量大管饱,图文并茂

        数字IC手撕代码---百题斩


目录

前言

整体回忆汇总

1.平头哥

2.zeku

3.汇顶科技

4.联发科

5.诺瓦科技

6.集创北方

7.华为

8.大疆

9.全志科技

10.OPPO

11. 兆易创新

12. 紫光国芯

13. 比亚迪

14. 国电南瑞

15. 海光信息

16. 芯动科技

面经来源网址



整体回忆汇总

笔试总结:参加过一些笔试,把今年见过两次及以上的考点罗列出来。

① 很多大公司考的会比较杂,比如中兴,有文字理解、数字推理、逻辑推理。这些都是基本功,具体可以参考行测题。还有就是性格测试,这个按照自己的本性答就行,别太多的耍小聪明,会有不少重复的题;② 同步复位与异步复位的优缺点;③ 时序分析、建立保持时间的计算,几乎80%的前端设计的笔试题都会考这类型的题。建议好好找资料研读,最好能会分析BC-WC、OCV等不同情况。建立保持时间一定是重中之重;④ 分频电路与对应的Verilog的代码。一般来说,公司考到奇数分频就不会再继续往下问了。当然你如果会半整数、任意小数分频更好;⑤ I2C总线协议。我遇到两个公司笔试考了I2C总线协议;⑥ 经典的阻塞非阻塞赋值的定义、区别、电路;⑦ 异步FIFO的设计原理,简单的代码;⑧ 今年考了多次滤波器的题,用Verilog代码写之类,本渣都不会;⑨ 跨时钟域的相关问题与电路;⑩ 有两家公司考了C语言,早已忘的差不多了;11 还会有一些公司根据自己的业务和产品出一些题,基本没有任何了解的题。

面试总结:

① 要把自己的项目有逻辑的给面试官讲清楚。面试的时候你会发现,面试官一般都听不懂你的项目做了什么。一个是因为面试官不了解你的项目,另一个就是你的逻辑不是很清楚。这里建议,讲自己的项目的时候,要分模块分功能的去讲。就像你写代码的时候,有top module ,top module会调用下一层的module。你讲的清晰了,面试官才更可能觉得你做通了,而且认为你逻辑表达能力好;② 简历上的东西,自己一定要会,熟练和了解是不一样的。面试官随便问几个问题就知道你在什么level了。项目也是一样,写上去就一定要能讲出来;③ 准备自我介绍。这个自我介绍不用准备的太好,但是也不要太长。自我介绍的时间主要是面试官用这个时间看你的简历,一般不怎么听;④ 面试最后面试官都会问你,有没有什么问题想问,可以提前准备一下。


1.平头哥

        平头哥一面:① 问项目30分钟;② 手撕代码序列检测15分钟;③手撕代码寻找序列第一个“1” 15分钟;共计一小时。

        平头哥二面:①问项目:项目中的遇到的难点、项目创新点、分工、怎么解决问题&&为什么这么做。


2.zeku

        zeku一面:① 问项目:项目细节、结构框图&&数据流&&控制流;②八股:fifo结构、异步处理(recovery time、removal time)、低功耗设计

        zeku二面:20分钟,介绍项目。

        zeku三面:hr面,问性格缺点、工作意向等。


3.汇顶科技

       汇顶科技一面:① 如果芯片已经生产出来,发现setup time或者hold time有违例,怎么办?能补救吗?② 什么是同步时钟,什么是异步时钟?③ 为什么一般的设计都是同步设计?同步电路和异步电路的优缺点?④ 针对简历,覆盖的每个点都简单提问,介绍所有项目背景意义与创新点;⑤ 低功耗技术有哪些?⑥ 脚本写的如何?对python是否熟悉? ⑦ 如果有一段burst突发数据,如何转成稳定数据流?(FIFO)⑧ 你认为自己的优势和亮点有哪些?

        汇顶科技二面:HR面,① 介绍家庭情况;② 工作地点的选择;③ 介绍一个项目,分工和团队合作情况; ④ 对自己的人生规划; ⑤ 选择公司考虑的主要因素有哪些; ⑥ 对华为、大疆、汇顶的看法; ⑦ 反问对方。

        汇顶科技三面:主管面,① 自我介绍;② 问项目简介,项目中遇到的问题,如何解决? ③ 介绍个人职业规划,想做设计还是综合/DFT/后端; ④ 对汇顶科技的了解,对国内IC公司排名的了解情况。

        汇顶科技一面:① 讲清楚自己的项目,让面试官理解;② 一个项目,给你十天时间,怎么规划好自己的时间;③ 单bit信号从慢时钟域到快时钟域有什么方法;④ 为什么打两拍可以处理亚稳态; ⑤ 异步复位,同步释放; ⑥ 后端怎么修复hold; ⑦ 是否做过类似的数字项目或者课程设计?(非科班)

         汇顶科技一面:① 介绍项目;② 简历写了SPI,问SPI有几种工作模式;③ 项目中是如何实现跨时钟域设计的(异步FIFO);③ 介绍异步FIFO的原理以及内部如何实现跨时钟域;④ 项目用到了FIFO,提问FIFO深度;⑤ 时钟约束怎么下的;⑥ STA相关知识提问,setup time、hold time、input_delay、output_delay、关键路径;⑦ 有哪些跨时钟域的方法;⑧ perl怎么读取文件、怎么操作、怎么处理仿真的一些log结果(抓ERROR等)。

        汇顶科技一面:① 问项目,器件方向,压力传感器;② 跨时钟域处理;③ AHB和AXI的区别;④ 做项目遇到的困难,如何解决;⑤ 为什么跨专业找工作;⑥ 对城市的选择。

        汇顶科技一面:① 问项目(SPI时序、IIC时序),乒乓操作,CPU内部结构,不同指令数据通路如何控制;② 单bit信号如何跨时钟域,多bit信号如何跨时钟域;③ FIFO 如何空满判断,异步FIFO为什么要格雷码,使用格雷码对FIFO深度有要求吗,④ 如果FIFO想一次读写都是2bit怎么办;⑤ module名字和文件名字是否可以不一致;⑥ 怎么写verilog可以综合成D触发器,如果verilog 中加一句if(a) q<=d;会综合出什么东西。

        汇顶科技二面:HR面,① 介绍家里情况;② 介绍兴趣爱好;③ 意向工作地点;④ 手里有几个offer。

        汇顶科技三面:主管面,① 前15分钟英语面试,英语自我介绍,英语概括项目;② 后15分钟中文面试,ASIC和数字芯片设计有啥区别?③ 有模拟项目,提问比较PLL和环形震荡器,比较优劣;④ 有PCB项目,提问PCB和ASIC的区别;⑤ SPI支持1对多吗;⑥ 硕士课题是什么方向,发了哪些论文;⑦ 手里有几个offer;⑧ 如果你是面试官,评价自己的面试表现;⑨ 评价自己的优缺点。

        汇顶科技一面:技术面,① 为什么要解决亚稳态,亚稳态有什么危害,举例说明;② 异步FIFO结构; ③ 对AXI总线的了解;④ 对hold violation的理解;⑤ DMA模块什么时候会进行一个数据的有效传输,是打包模块产生的一个数据有效使能信号吗;⑥ 为什么选择CIC,他和FIR比各自有什么特点。

        汇顶科技二面:HR面,① 自我介绍;② 团队协作,举例说明;③ 目前为止有挫败感的事情;④ 拿到哪些offer,是怎么考虑的。

        汇顶科技三面:主管面,① 自我介绍;② 结合事情讲自己的优点;③ 个人职业规划;④ 你想做系统架构师,还是精通单方面;⑤ 你对你投递的一些公司的看法。

        汇顶科技面试回忆:① 工作意向城市,为什么选择这个城市;② 自我介绍;③ 介绍项目;④ 采样定律,过采样,过采样可以保证采样后的信号不失真,达到叫好的信噪比,一般用在sigma-delta DAC或者ADC中;⑤ 提高采样频率有什么影响?(采样频率提高一倍、信噪比提高根号二分之一倍);⑥ 高速接口稳定性如何测试;⑦ 如何写时序约束文件;⑧ 违路径除了用在异步处理外,还用在哪些地方(指set_false_path);⑨ 多个乘法运算会出现时序问题,怎么解决;⑩ 多个乘法运算,打拍在哪打,每次乘完打吗?11. 除法是怎么做的,如果是除以奇数呢?12.跨时钟域有哪些方法。13. 介绍异步FIFO;14.覆盖率有哪几种;15. FPGA不同bank之间有什么不同?(电平特性以及电气物理特性)16.a是有符号5bit数据,b是有符号数据,将-a赋值给b,怎么做?17. b=a^3+a^2*2a  怎么做?(查找表或者乘法器)

        汇顶科技FPGA岗面试回忆:项目问的非常深,引申出基础知识提问。① 用的FPGA IO bank的最大速率;② LVDS差分信号之间的电压幅度;③ 项目数据吞吐量;④ 底层嵌入式乘法器的位宽;⑤ 限制项目运行速度的因素;⑥ 用FPGA进行完整的DPSK调制步骤和实现方法;⑦ 对数据处理时是怎么截断的,对最终结果的影响大概有多少;⑧ 用到了哪些约束,具体是多少,参数、延迟时间、负载;⑨ 如果把组合逻辑做成流水,你打算怎么做;⑩ io约束是怎么定的;11.协议的控制引脚;12.数据传输的最大速率;13.项目占用的逻辑资源有多少;14.组合逻辑运算部分用几拍完成,缓冲的FIFO具体多大。15.门控时钟怎么移植到FPGA上;16.ASIC设计和FPGA设计在RTL级上的区别;17.用到的FIFO数据位宽&& 深度;18.测量原理,等精度测量原理、误差分析是怎么分析的、哪些参数会影响精度。

        汇顶的FPGA基本就是通信和原型验证,简历没有相关项目的很难拿到面试机会,面试标配通信+原型验证两位面试官。

岗位:数字IC设计

        汇顶科技一面:① 自我介绍;② 在校课程,成绩;③ 介绍项目;④ python掌握情况;⑤ 低功耗技术了解那些;⑥ 突发数据如何转为稳定的数据流;⑦ 同步电路和异步电路的比较;⑧ 评价一下个人优缺点;⑨ 意向工作城市;⑩ 反问。

        汇顶科技二面:① 自我介绍;② 项目介绍;③ 家庭情况了解;④ 有没有对象;⑤ 在校学习课程,课题组研究方向;⑥ 职业规划和人生规划;⑦ 对大疆和汇顶的看法;⑧ 遇到比较大的挫折是怎么解决的;⑨ 为什么想来我们公司;⑩ 反问。

        汇顶科技三面:① 自我介绍;② 在校期间都有什么课程、成绩如何、专业排名怎么样;③ 介绍项目;④ 个人职业规划;⑤ 评价下个人优缺点;⑥ 和这个岗位匹配度自我评价;⑦ 有没有其他offer;⑧ 期望薪资;⑨ 反问。


4.联发科

岗位:数字IC设计,合肥

        联发科一面:① 自我介绍;② 选择一个最拿手的项目详细介绍;③ 投IC岗,竞争很激烈,你的优势是什么;④ 介绍IC设计的流程;⑤ 随便写一个拿手的verilog程序;⑥ 反问。

        联发科二面:① 简历中的三个项目哪个对自己的影响最大,最熟悉哪个;② 项目中的时间是怎么分配的;③ 是否了解整个数字逻辑结构设计的步骤;④ 你从哪些渠道了解到这个过程;⑤ 三个求职意向的优先级,个人职业规划;⑥ 你从哪里学习工作方面的东西,学到了什么东西;⑦ 你会把IC设计作为未来发展的目标吗;⑧ 你知道公司哪个岗位会适合你吗;⑨ 获奖中最能体现你的成就的是哪个;⑩ 你对安徽感觉如何;11.家庭情况;12.性格特点。

        联发科一面:2022年7月8日,面试时间46分钟。① 自我介绍;② 讲项目,画框图(代码量),tb怎么搭,怎么看功能是否实现;③ axi,apb,ahb基本特点,应用场景;画apb的发送数据的时序图;pready信号默认值为多少;④  模块中有涉及异步FIFO,为什么要用异步处理?⑤ 不同频率的相位差恒定是同步还是异步,为什么?⑥ 你对综合有没有了解?⑦ 比赛是怎么分工的,你完成的过程中有什么难忘的经历?⑧ 有学习过数字滤波吗;⑨ 本科到研究生期间有遇到的困难,是怎么解决的?⑩ 对联发科的印象?11.有什么想问的。

        联发科二面:2022年7月25日,面试时间15分钟。① 自我介绍;② 你们教研室是做什么的?这个项目里面最后落地的是个实物吗? ③ 你除了简历上的项目还有一些其他的学习吗?④ 为什么不考虑读博;⑤ 为什么想来IC这个行业;⑥ 有没有去学习一些开源的代码。 

        联发科三面:2022年8月3日,面试时间15分钟。① msi001芯片实现了什么?② 解调是怎么实现的;③ iq信号是怎么实现的;④ 为什么要求导;⑤ 你的性格怎么样;⑥ 你想加入一个什么样的公司;⑦ 未来规划;⑧ 抗压能力。


5.诺瓦科技

        诺瓦一面:① 自我介绍;② 介绍项目,提问了AXI、异步FIFO、SDRAM、Serdes;③ 什么情况适合用SVA(因为说自己写过AXI的断言);④ 写过状态机吗,用状态机有什么优势?哪些情况适合用状态机;⑤ 了解综合吗?讲一讲综合时候的约束;⑥ 用过哪些debug手段;⑦ 你觉得最有成就感的事情;⑧ 实习学到了什么东西;⑨ 反问。


6.集创北方

岗位:数字芯片设计工程师

        集创北方一面:① 自我介绍;② 介绍简历项目,提问简历细节;③ 你说你会UVM,什么是UVM;④ 你简历写了验证项目,项目中的reference model是用什么语言写的?怎么模拟FIFO行为?⑤ 简历写到项目功能覆盖率100%,看来给了很多激励。你给了哪些激励?怎么给的?⑥ 功能覆盖率你是怎么收集的?怎么合并的?⑦ 你说用到了寄存器模型,讲讲你对寄存器模型的理解。什么时候用前门访问好,什么时候用后门访问好?⑧ 你知道phase机制吗?为什么要引入phase机制?⑨ 你熟悉sv吗,fork-join,fork-join_any,fork-join_any有什么区别?⑩ 你说你会perl,@ARGV是什么?如何通过@ARGB传参到程序?$!你了解吗?11. 你熟悉verilog吗?说出三个verilog代码的特点。12.你熟悉DC综合吗?===是否可以综合?13.反问。

个人总结:基本按照简历提问,简历内容一定要全部清楚。


7.华为

岗位:华为逻辑设计

        华为一面:① 芯片选型关注哪些参数;② 仿真用的什么软件;③ 验证方法懂吗?提升覆盖率的方法懂吗?④ FPGA开发遇到的问题;⑤ 低功耗方法有哪些;⑥ 毛刺怎么来的 ;⑦ 为什么不用门控时钟;⑧ 项目介绍;⑨ 计算-6.25十进制转8bit二进制;⑩ 手撕代码计数器,高电平复位,要求有一个计数清零端,计满保持。


8.大疆

岗位:芯片开发

        大疆一面:PR项目:① 介绍芯片基本参数;② 详细介绍整个流程,遇到什么困难,是怎么解决的;③ floorplan是怎么做的,为什么;④ 如何在route之前做调整,避免route后发生short;⑤ 有没有什么高效的方法批量解决上述问题;⑥ 在STA时如何fix setup violation;机器学习项目:① 毕设未完成的部分打算怎么做;② 需要提取哪些模型参数,为什么;③ 参数提取步骤;④ 讲一讲dbGet命令;⑤ 脚本能力如何;⑥ 项目里一共写了多少行代码;⑦ shell如何实现关键字抓取;⑧ tcl如何实现关键字抓取;⑨ python如何实现关键字抓取;⑩ 上海和深圳更想去哪个site;11.如果华为、寒武纪、英伟达、大疆都给你offer会选哪个,为什么;12.大疆工作压力比nv大,你会选那个。

        大疆二面:25分钟,① 自我介绍;② 项目提问;③ 了解大疆芯片吗,介绍一下;④ 如果华为、寒武纪、英伟达、大疆都给你offer会选哪个,为什么;⑤ 选择产品公司相对纯芯片公司有哪些好处。


9.全志科技

岗位:数字IC设计

        全志一面:① A时钟域为100MHZ,B时钟域为10MHZ,异步FIFO中,因为是慢时钟域采集快时钟域的指针,B采集到的格雷码变化也是多位存在问题吗?② 快到慢传输脉冲;③ a ,b, c, d, 求出第2大和第3大之和--- min(max(a,b), max(c,d)) + max(min(a,b), min(c,d));④ 对全志的看法,有收到其他offer吗?

        全志二面:HR面,① 是考研还是保研,为什么保研失败;② 遇到比较大的挫折,是怎么解决的;③ 最有成就感的一件事;④ 对工作地点如何看待,如何选择公司;⑤ 坚持下来的一件事;⑥ 最近看的三本书;⑦ 别人对你的哪个评价让你感到难过,恶评;⑧ 参加竞赛过程中的分工,有没有在一个问题上有过争吵,如何解决团队合作的分歧;⑨ 为什么本科阶段没有拿奖。⑩ 有没有什么事情是在时间节点之后完成的?


10.OPPO

岗位:芯片设计

        OPPO一面:① 介绍实习过程,介绍项目;② FPGA图像项目介绍,整体流程介绍;③ 具体某个算法的实现过程;④ 用了多少资源;⑤ 用过哪些软件tool;⑥ 脚本学过什么;⑦ Makefile中的指令问题;⑧ AXI总线和AHB总线相关提问;⑨ 人眼为什么只有两个;⑩ 相机与人眼的区别是否可以赶超人眼。

提前批。岗位:芯片设计

        OPPO一面:① FPGA后端流程是怎么样的;② 介绍在公司做了什么;③ 本科学的最好的课程,为什么学的好,有什么方法;④ FPGA里的时钟怎么处理;⑤ 综合sdc input delay设置的多少,uncertainty设置的多少;⑥ 本科觉得最难的课程,为什么难,最后考了多少分;⑦ 你做过除了密码相关之外的设计吗;⑧ IC的整个FLOW是怎么样的?⑨ 你的几个项目大概代码量,或者等效门大概多少;⑩ setup/hold的概念,发生了violation怎么解决,为什么这么解决;11.DE和DV是怎么协同工作的;12.同步复位和异步复位,以及各自的优缺点;13.DV怎么确保验证完备;14.单bit、多bit跨时钟域传输如何实现,打两拍和握手一般在什么场合下使用,为什么;15.CPU的流水线目的是什么,有什么弊端,怎么解决;16.异步FIFO,格雷码判断指针空满条件,格雷码跨时钟域传输需要做什么处理,为什么要用格雷码;17.介绍实习经历,team的合作是怎么协调的;18.奇数分频和偶数分频以及小数分频怎么实现,说思路即可;19.建立时间和保持时间、低功耗设计方法、自己的程序中用了哪些。跨时钟域设计、异步FIFO。20.了解AXI AHB的不同吗,各自有什么优缺点;21.FPGA时序违例了怎么办;22.功耗是否了解过?静态功耗和动态功耗怎么来的,怎么进行两者的低功耗;23.是否学习过信号处理的课程,FFT相比DFT有什么优点?24.怎么减少动态功耗?

        OPPO二面:30min,① 自我介绍;② 介绍项目,简单介绍自己项目的算法以及这个算法能达到的一些目的;③ 自己的未来职业生涯的规划;④ 如何看待自己的自学能力;⑤ 如何看待团队工作;⑥ 请介绍自己一个团队工作的经历以及碰到的问题;⑦ 如何在团队工作出现问题时进行解决协调?⑧ 反问。

        OPPO一面:缺失

        OPPO二面:① 介绍项目架构;② 芯片数据传输速率和工作速率不一样怎么办;③ 想做前端、架构还是后端;④ 项目中遇到了哪些困难;⑤ 面了哪些公司,拿了几个offer,你想去哪一家,为什么;⑥ 项目怎么考虑PPA的;⑦ 哪些方面做了功耗的优化;⑧ 了不了解source clock和capture clock,哪些地方需要考虑;⑨ 职业规划是什么;⑩ 计算机体系结构相关知识,Cache的访存一致性和流水线等;11.介绍write back和write through的区别;12.手撕代码三分频,追问三分频有哪些可以改进的地方;13.了不了解DFT相关知识;14.怎么看待工作时间和地点。

提前批

        OPPO一面:① 自我介绍;② 介绍项目;③ AXI AHB 和APB的不同,AXI的写通道为什么独立,AHB可以同时读写么;④ 流水线设计优缺点;⑤ 流水线冒险是什么;⑥ RISC-V基本知识,指令集等;⑦ 亚稳态概念,避免方法;⑧ 四发射与单发射的区别;⑨ 状态机,一段、两段、三段的区别;

        OPPO二面:①介绍项目;② 如何验证功能正确性;③ 讲解VCS与FPGA验证流程;④ 验证中怎么做压力测试,case如何做很多;⑤ 偏向设计还是验证;⑥ 聊天。

11. 兆易创新

岗位:存储设计岗

        兆易创新一面:面试官一上来,就让画一个门极D触发器,讲一下工作原理。复盘了一下笔试题。让从门极电路角度分析亚稳态产生的原因。让画一个建立时间,保持时间波形图,并标出图中各部分延迟等。反问环节面试官说,西安的存储设计部门写verilog人员比较少,对工程师要求是要理解底层电路。 

        兆易创新二面:HR面,综合性提问,为什么选择兆易等。最后在10月初,兆易HR打电话说我被录取了,确定我的工作意向。因为根据一面面试官描述,我担心进去做的方向太窄和不匹配,就选择了拒绝。


12. 紫光国芯

岗位:ASIC设计岗

        紫光国芯一面:面试官对我的项目已经很了解,问了一些RISC-V处理器的知识,AMBA协议中APB、AHB和AXI的区别。谈一下IC设计流程,对ASIC了解多少等。面试时间半小时左右。 

        紫光国芯二面:HR面,面试官平易近人,谈了一下一面的体验和一些综合性问题。聊了40分钟。在九月下旬收到了意向书和offer。


13. 比亚迪

岗位:数字IC设计工程师(已offer)

        通过校招投递简历,一共有三轮面试,第一面HR面,就是基础信息的了解;第二面是技术面,面试官有HR和技术部门的人员,问了很多技术问题;三面是你所在部门的部门主管跟你谈一下薪资和入职的流程,整个面试过程很迅速,面试难度还是挺低的,但是面试官态度很好,很好沟通。

        比亚迪面试回忆:① 自我介绍;② 介绍项目;③ 简述pmos的组成,增强型和耗尽型有什么区别;④ 什么是建立时间、保持时间;⑤ 画出BJT的输出特性曲线,并解释曲线走势的原因;⑥ 选择我们公司的原因;⑦ 说一说自己的专业成绩;⑧ 英语水平,四六级成绩怎么样;⑨ 期望薪资。

14. 国电南瑞

岗位:数字IC设计工程师

        国电南瑞一面:40分钟。① 自我介绍;② 在校成绩如何,学过哪些课程;③ 参加过什么项目,项目细节提问;④ FPGA结构阐述;⑤ 什么是异步复位;⑥ 分频电路;⑦ 综合、约束提问;⑧ 你的优势;⑨ 反问。


15. 海光信息

岗位:数字IC设计工程师

        海光一面:① 自我介绍;② 在校课程,成绩;③ 项目介绍;④ 逻辑表达式化简;⑤ flash、cache、DRAM、SDRAM区别;⑥ 逻辑门电路画图;⑦ 保持时间违例怎么优化;⑧ uvm验证环境发送数据的组件;⑨ 职业规划;⑩ 为什么想来我们公司;11.反问。


16. 芯动科技

岗位:数字IC设计工程师 (已offer)

        芯动科技一面:电话面试,54分钟。① 把笔试题中的一些问题问了一遍;② 简历上写了三个项目全问了一遍;③ soc架构、AXI总线内容(outstanding);④ 反问(芯动有哪些方向?回复:有GPU、PCIE、DDR一些控制器IP的设计,做成一个大的SOC)

        芯动科技二面:电话面试,33分钟。① 把简历上的项目全问了一遍,面试官还懂射频,问基带信号出来是怎么变到射频的,是不是IQ调制;② DDR是怎么集成到项目中的,我说block design,他说可以RTL集成,会更好仿真;③ AXI相关:如果2个master和4个slave,master的ID有3位,那么转换到slave后ID变成几位;④ 软件环境是如何搭建的,调试工具下载程序时是怎么实现的;⑤ VCS的工作流程,compile后产生哪些文件;⑥ 反问。

岗位:数字IC设计工程师(已offer)

        芯动科技一面:电话面试,30分钟。① 提问项目:时钟怎么同步?怎么计算prop_delay;② 时钟是怎么进行校正的,需要校正本地实实在在的时钟吗?③ 是否了解AMBA?回答了解AHB和APB,反问,不了解AXI?回答,不了解;④ 仲裁器有哪些实现方法,回答固定优先级和轮训仲裁;⑤ 跨时钟域的方法;⑥ 时序约束怎么下;⑦ 时序优化怎么做;⑧ 同步复位和异步复位的认识和区别。

        芯动科技二面:电话面试,1小时。① 描述了一个跨时钟域的场景。从3M到20M跨时钟域,不用握手不用异步fifo,传递8bit数据(3M的时钟是每个时钟变化一次数据),问应该怎么做?② 异步复位,同步释放的时候第二个触发器在释放的时候有没有可能出现亚稳态?③ 从A时钟域跨到B时钟域,用通常的打两拍来做同步,这两个时钟域的时钟周期要满足什么条件?也就是满足什么条件才可以打两拍? 时序约束和时序优化;⑤ 对inputdelay和output delay进行提问,inputdelay属于那一部分?对FPAG有什么影响?⑥  问项目中的跨时钟域。⑦ 问了我对PCIE的了解,我说我对PCIE属于了解状态,读了一本PCIE体系架构;⑧ VCS相关提问;⑨ 你有什么优势,让面试官录取;⑩ 为什么去西安;11.反问:培养机制如何?回答:导师1对1,反问:什么时候出结果?回答:一到两天出结果。然后当晚就发offer了。

        小建议:芯动比较看中大家的笔试成绩,所以大家也要认真对待笔试,提前做好准备!


17. AMD 

岗位:数字IC设计工程师

        AMD一面:① 自我介绍;② 在校期间都有什么课程、成绩怎么样、专业排名如何;③ 介绍项目;④ 芯片的封装形式;⑤ NMOS和PMOS的结构;⑥ 反相器的原理;⑦ 锂离子电池的结构;⑧ 你对这个岗位的了解;⑨ 为什么想来我们公司;⑩ 职业规划。

岗位:数字IC设计工程师

        AMD一面:① 自我介绍;② 在校课程、成绩;③ 项目介绍;④ 英文水平怎么样;⑤ 同步复位和异步复位的区别;⑥ 时序逻辑和组合逻辑的区别;⑦ 异步FIFO提问;⑧ 跨时钟域传输提问;⑨ 读写指针跳转;⑩ UVM的环境框架;11. virtual interface;12. 如何搭建验证环境;13. 你的能力优势;14.意向工作城市;15.反问。


18.寒武纪

岗位:数字IC设计工程师

        寒武纪一面:① 自我介绍;② 做过的项目,负责什么内容;③ 项目过程中和团队的合作如何;④ 评价一下自己的工作,在评价一下他人的工作;⑤ 过程中遇到最大的困难是什么,怎么解决的;⑥ 你对我们公司的了解;⑦ 说一下你为什么想来做ID;⑧ 你个人的优势;⑨ 职业规划;⑩ 反问。

        寒武纪二面:① 自我介绍;② 项目介绍;③ 说一下优缺点,你怎么克服;④ 你对我们公司的了解;⑤ Verilog和C的区别;⑥ 异步FIFO的深度和限制;⑦ I2C相关;⑧ HLS和RTL的区别;⑨ CDC跨时钟域处理及相应的时序约束;⑩ 反问环节。

        寒武纪三面:① 自我介绍;② 说一件你觉得最有成就感的事;③ 理想的工作是什么样的,各方面说一下;④ 意向城市;⑤ 薪资期望;⑥ 反问。


19.复旦微

岗位:数字前端工程师

        复旦微一面:① 从头开始讲了两个项目,然后会打断并提问;② QPSK、QAM原理;③ 项目中遇到过什么问题吗;④ 异步时钟引起的,定点做的不好导致验证困难,资源不够得想办法进行面积优化等等;⑤ 基带信号怎么变射频信号;⑥ 说一下SPI原理;⑦ 有写过AMBA的桥吗;⑧ 有自己写过一些仲裁算法(固定优先级、轮询等);⑨ 怎么处理时序违例的;⑩ 通过圆面积公式推导圆体积公式;11.画clock-gating电路;12. 画时钟无毛刺切换电路;13. 用TCL写一个1到100累加/阶乘;14. foreach一定要用全局变量;15. 加扰解扰原理等等

        复旦微二面:1.定点无损化怎么做;2.PS到PL怎么做数据通信;3.部门介绍。


20.华为

岗位:芯片与器件工程师

        上海海思一面(9.19):① 手撕代码(交通灯);② 手撕代码(时钟分频-分频系数N为1-255任意可选);③ 项目中负责哪部分;④ 验证是怎么做的,完成哪些测试;⑤ 怎么完成面积优化、怎么完成速度优化,怎么解决时序违例;⑥ 什么是后仿,需要哪些输入文件;⑦ 什么是等价性检验;⑧ 什么是STA?有几种路径?什么是OCV和CPPR?

        上海海思二面(9.19):① 怎么进行时序、面积优化;② 项目中怎么验证,根据什么模型啥的;③ 手撕代码(仲裁器);④ 画出AXI总线读的时序图以及通道,突发长度为255;⑤ 项目中跟AXI有关的是怎么做的。

        上海海思三面(9.21):① 项目中负责的部分;② 为什么你们项目里可以用task?③ 面试官觉得我们项目中验证做的不够好,只测试功能是不够的,说了一大堆,但是项目中确实没有用到UVM这些,为这个和面试官argue(讨论)了挺久,最后也没结果;④ 覆盖率有哪些?⑤ UVM有哪些组件?⑥ 想做设计还是验证?⑦ 定级、意向地、工资等等

        12.15发offer。


21.兆芯

岗位:ASIC设计工程师

        兆芯一面(9.5):① 讲项目,时钟频率怎么考虑的;② 现场做STA分析题目,算哪里setup/hold违例,怎么解决?③ 手撕:串行序列检测11010;④ 异步fifo是为了干嘛?⑤ 单比特跨时钟域方法;⑥ CPU五级流水线及三种冒险?⑦ 虚拟内存是怎么映射的,什么是MMU?⑧ cache的三种映射方式?⑨ 工作地点只接收上海吗。⑩ 反问。

面试官介绍了公司内部情况,ASIC设计主要有CPU组和芯片组两个组,面试官是CPU组的,然后介绍说兆芯的IP基本都是自研的,国内几乎没有这样的。

        兆芯二面(9.7):① IC设计全流程;② 项目相关等等、比如时钟频率怎么定的,画加扰模块的框图,问的特别细,哪怕是一个很简单的模块也得画框图说明,然后很细致的问原理。③ 单比特异步处理,然后画出边沿检测的电路图和时序图;④ 手撕异步fifo(不用写SRAM,只写逻辑控制部分就可以),为什么用格雷码;⑤ FPGA设计流程。

        兆芯HR面(9.8)。已offer


面经来源网址

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芯片半导体 数字IC设计岗位 2023校招面经汇总 - 知乎 (zhihu.com)

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